FPGA快速系统原型设计权威指南

献词

译者序

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致谢

第1章　绪论 / 1

1.1　FPGA快速设计实现的潜力 / 2

1.2　快速发展的技术领域 / 3

1.3　全面、完备的设计技能 / 4

1.4　具备硬件知识的软件/固件工程师 / 6

1.5　具备软件知识的硬件工程师 / 6

1.6　FPGA技术潜在的局限性 / 7

1.7　FPGA技术的优势 / 8

1.8　小结 / 10

第2章　FPGA基础 / 11

2.1　概述 / 11

2.1.1　可编程逻辑器件的分类 / 11

2.1.2　SPLD / 14

2.1.3　CPLD / 15

2.1.4　FPGA / 17

2.1.5　FPGA类型 / 20

2.2　基于SRAM的FPGA架构 / 22

2.2.1　FPGA的逻辑块架构 / 23

2.2.2　FPGA的布线矩阵与全局信号 / 25

2.2.3　FPGA的I/O块 / 27

2.2.4　FPGA的时钟资源 / 28

2.2.5　FPGA的存储资源 / 30

2.3　高级FPGA特性 / 30

2.4　小结 / 31

第3章　优化开发流程 / 33

3.1　概述 / 33

3.2　FPGA开发流程 / 34

3.2.1　需求定义阶段 / 38

3.2.2　架构和设计阶段 / 39

3.2.3　实现阶段 / 42

3.2.4　验证阶段 / 44

3.3　小结 / 45

第4章　系统工程 / 46

4.1　概述 / 46

4.2　常见的设计挑战和错误 / 47

4.3　明确的FPGA设计过程规范 / 48

4.4　项目开发和管理 / 50

4.4.1　团队交流 / 51

4.4.2　设计评审 / 52

4.4.3　预算和日程安排 / 54

4.5　培训 / 56

4.6　技术支持 / 58

4.7　设计配置控制 / 58

4.7.1　在上板调试过程中对FPGA设计进行配置控制 / 61

4.7.2　设计归档 / 62

4.8　小结 / 64

第5章　FPGA器件级的设计决策 / 65

5.1　概述 / 65

5.2　FPGA选型分类 / 65

5.2.1　FPGA厂商 / 66

5.2.2　系列选择 / 67

5.2.3　器件型号 / 68

5.2.4　封装 / 70

5.3　设计决策 / 71

5.3.1　数据流向 / 71

5.3.2　确知的I/O引脚分配 / 72

5.4　设计选型清单 / 76

5.5　小结 / 78

第6章　FPGA板级的设计决策 / 80

6.1　概述 / 80

6.2　封装选型 / 81

6.3　BGA封装 / 83

6.3.1　BGA信号的引出 / 83

6.3.2　安装和返修 / 83

6.3.3　BGA I/O引脚的分配 / 86

6.3.4　信号的可访问性 / 87

6.4　I/O引脚与信号的分配 / 87

6.5　原理图符号设计 / 88

6.6　热设计 / 88

6.7　电路板的布局布线 / 89

6.7.1器件的摆放位置和方向 / 90

6.7.2测试和配置插座 / 91

6.8　信号完整性设计 / 91

6.9　供电设计 / 92

6.10　小结 / 94

第7章　设计实现 / 96

7.1　概述 / 96

7.2　架构设计 / 97

7.2.1　同步设计 / 97

7.2.2　扁平化设计与层次化设计 / 98

7.2.3　实现层次化设计 / 100

7.3　设计输入 / 101

7.3.1　HDL语言的双重性质 / 103

7.3.2　HDL编码指南 / 103

7.3.3　工具 / 106

7.4　RTL设计 / 106

7.5　综合 / 109

7.5.1　逻辑综合 / 109

7.5.2　物理综合 / 111

7.5.3　实现可综合的设计 / 111

7.5.4　设计推译与例化 / 112

7.6　布局布线 / 113

7.7　小结 / 114

第8章　设计仿真 / 117

8.1　概述 / 117

8.2　仿真的不同阶段 / 117

8.3　仿真文件的类型 / 119

8.4　仿真深度的把握 / 120

8.5　层次化设计与仿真 / 121

8.6　仿真的常见错误以及提示 / 122

8.7　小结 / 123

第9章　设计约束与优化 / 125

9.1　概述 / 125

9.2　设计约束管理 / 125

9.2.1　避免设计“过约束” / 126

9.2.2　综合约束 / 127

9.2.3　引脚约束 / 128

9.2.4　时序约束 / 131

9.2.5　面积约束和版图规划 / 133

9.2.6　约束实例 / 134

9.2.7　约束检查清单 / 135

9.3　设计优化 / 136

9.4　小结 / 139

第10章　配置 / 140

10.1　概述 / 140

10.2　配置方式 / 140

10.3　下载线 / 141

10.4　JTAG标准 / 142

10.5　设计的安全 / 144

10.6　小结 / 145

第11章　板级测试 / 146

11.1　概述 / 146

11.1.1　FPGA设计验证方法 / 146

11.1.2　FPGA内部关键信号的访问 / 147

11.1.3　边界扫描的支持 / 148

11.2　调试检查清单 / 149

11.3　小结 / 49

第12章　高级议题综述 / 150

12.1　概述 / 150

12.2　功耗问题 / 151

12.3　量产问题 / 151

12.4　小结 / 152

第13章　IP核 / 153

13.1　概述 / 153

13.2　IP类型 / 154

13.3　IP分类 / 156

13.4　IP分析比较 / 157

13.5　自行设计与购买的权衡 / 158

13.5.1　IP核的来源 / 159

13.5.2　IP核的评估 / 159

13.5.3　IP核供应商的评估 / 160

13.5.4　IP核的授权 / 162

13.6　IP核的集成 / 162

13.7　IP核的测试和调试 / 162

13.8　小结 / 163

第14章　嵌入式处理器内核 / 164

14.1　概述 / 164

14.2　基于FPGA 的嵌入式处理器类型 / 165

14.3　基于FPGA的嵌入式处理器的使用考虑 / 167

14.4　系统设计考虑 / 169

14.4.1　协同设计 / 169

14.4.2　处理器架构 / 170

14.4.3　处理器实现选项 / 173

14.4.4　处理器核和外设选择 / 175

14.4.5　硬件实现因素 / 176

14.4.6　软件实现因素 / 177

14.5　基于FPGA的嵌入式处理器概念举例 / 179

14.6　FPGA嵌入式处理器设计清单 / 185

14.7　小结 / 185

第15章　数字信号处理 / 187

15.1　概述 / 187

15.2　基本DSP系统 / 188

15.3　基本DSP术语 / 189

15.4　DSP架构 / 190

15.5　DSP中的并行执行 / 191

15.6　FPGA中的并行执行 / 192

15.7　何时采用FPGA来实现DSP功能 / 194

15.8　在FPGA上实现DSP设计的考虑因素 / 194

15.8.1　时钟方案和信号布线 / 195

15.8.2　流水线设计 / 195

15.8.3　算法实现选择 / 196

15.8.4　DSP IP / 196

15.9　FIR滤波器概念示例 / 197

15.10　小结 / 198

第16章　高级互联 / 200

16.1　概述 / 200

16.2　互联分类 / 200

16.3　高级 I/O接口的挑战 / 203

16.4　高级并行I/O接口示例 / 203

16.5　高级串行I/O接口示例 / 206

16.6　小结 / 207

第17章　系统整合 / 209

17.1　概述 / 209

17.2　需求定义阶段 / 210

17.3　架构设计阶段 / 212

17.4　设计实现阶段 / 215

17.5　设计验证阶段 / 216

17.6　原型交付阶段 / 218

17.7　小结 / 218

附录A　FPGA快速系统原型设计技术参考资料 / 219

附录B　开发过程各阶段设计检查清单 / 233

附录C　缩写和缩略词 / 244

译后记 / 254