可编程器件应用导论

第1章概述

第1节可编程器件概述

第2节可编程技术方法

1.2.1编程技术

1.2.2发展趋势

第3节专用集成电路(ASIC)

第4节可编程逻辑器件PAL和GAL

第5节可编程器件的分类

第6节复杂的可编程器件(CPLD)

第7节现场可编程逻辑门阵列(FPGA)

第8节可配置计算逻辑阵列

第9节可编程专用集成电路(ASIC)

第10节流行可编程器件一览

第2章可编程器件原理

第1节概述

第2节可编程器件基本结构

2.2.1简单PLD

2.2.2可编程阵列逻辑(PAL)的内部结构

2.2.3复杂的CPLD器件结构

2.2.4FPGA器件结构

第3节基于熔丝技术的可编程器件

第4节基于EPROM和EEPROM技术的可编程器件

第5节基于SRAM技术的可编程器件

第6节基于F1ash的可编程器件

2.6.1闪存结构原理

2.6.2基于闪存的可编程器件

2.6.3用于闪存的可编程器件的EDA工具

2.6.4基于快速闪存的ProASIC500K器件

第7节流行PLD器件的特征

第8节FPGA器件的选用指南

第3章可编程器件边界扫描机构

第1节概述

第2节集成电路测试标准——JTAG

3.2.1JTAG逻辑测试电路结构

3.2.2JTAG支持的指令

第3‘节标难模块描述

3.3.1测试接入端口TAP

3.3.2TAP控制器

3.3.3指令寄存器

3.3.4边界扫描寄存器

第4节集成电路在系统编程标准———JTAG

第5节JTAG编程应用

3.5.1功能描述

3.5.2下载方式

3.5.3ByteBLASTER信号定义

3.5.4JTAG配置单个FLEXl0K器件

3.5.5JTAG编程单个MAX9000和MAX7000器件

3.5.6JTAG编程或配置多个器件

第4章CPLD——MAX7000系列器件结构

第1节高密度.低功耗的CPU和FPGA

第2节MAX7000系列器件的结构和性能

第3节MAX7000系列器件概述

4.3.1功能描述

4.3.2逻辑阵列块

4.3.3宏单元

4.3.4可编程连线阵列

4.3.5I/O控制块

4.3.6可编程速度／功耗控制

4.3.7电压摆率控制

4.3.83.3V或5V电源下的加工作电平

4.3.9设计加密

4.3.10定时模型

4.3.11一般性测试

第4节MAX十PLUSII开发系统

4.4.1器件编程

第5章CPLD———XC9500系列

第1节结构描述

第2节功能块(FB)

第3节开关矩阵FastCONNECT

第4节加块(IOB)

第5节XC9500器件的其他特性

5.5.1持续性

5.5.2设计保密性

5.5.3低功耗模式

5.5.4加电特性

第6节XC9500时序模型

5.6.1时序模型

5.6.2基本时序模型的参数

第7节系统内编程

5.7.1下载设计文件

5.7.2JTAG用于系统内编程

5.7.3ISP编程

第8节系统级设计问题

第9节引脚锁定能力

5.9.1XC9500器件的引脚预分配

5.9.2数据通道的资源估算

5.9.3控制通道资源估算

5.9.4引脚预分配的一般规则

第10节优化设计

5.10.1优化密度

5.10.2优化时序

5.10.3原理图优化设计方法

5.10.4VHDL程序优化设计力

第6章FPGA——XC4000系列

第1节概述

第2节结构

6.2.1基本积木块

6.2.2可配置逻辑功能块(CLB)

6.2.3输入／输出功能块(10B)

6.2.4三态缓冲器

6.2.5周边多输入译码器

6.2.6片内振荡器

第3节可编程互连

6.3.1互连概述

6.3.2CLB布线连接

6.3.3可编程开关矩阵

6.3.4I/0布线

6.3.5全局网线和缓冲器

第4节功率分布

第5节边界扫描电路

6.5.1XC4000／XC5000边界扫描特性概述

6.5.2与IEEEll49.1标准的偏差

6.5.3边界扫描硬件描述

第6节配置

6.6.1专用引脚

6.6.2配置模式

6.6.3配置顺序

6.6.4配置时序

第7章ACEX可编程逻辑系列

第1节特点

第2节器件性能

第3节嵌入式阵列块EAB

第4节逻辑阵列块LAB

第5节逻辑单元LE

第6节进位链和级联链

第7节LE的工作模式

第8节快速通道互连布线结构

第9节I/O单元(IOE)

7.9.1行到IOE的连接

7.9.2列到I0E的连接

第10节封装

第11节时钟锁定和时钟自举

第12节I／0配置

第13节电源时序和热插拔操作

第14节JTAG边界扫描支持

第15节一般性测试

第16节定时模型

第17节功耗估算

第18节配置和操作

第8章具有多核结构的PLD器件

第1节APEX20可编程逻辑器件系列

第2节一般描述

第3节功能描述

8.3.1MegaLAB结构

8.3.2逻辑阵列块

8.3.3逻辑单元

8.3.4进位链和级连链

8.3.5LE操作方式

8.3.6FastTrack互联

8.3.7乘积项逻辑

8.3.8宏单元

第4节嵌入系统块ESB

8.4.1钟控读／写方式

8.4.2钟控I/O方式

8.4.3单口RAM方式

8.4.4按内容寻址存储器(CAM)

8.4.5驱动信号到ESB

8.4.6ROM中的逻辑实现

8.4.7可编程速度／功耗控制

第5节I／O结构

8.5.1专用快速I/O

8.5.2高级I/0标准支持

第6节相同构造输出引脚

第7节时钟锁定和时钟引擎

8.7.1APEX20KE时钟锁定机构

8.7.2外部PLL反馈

8.7.3时钟倍频

8.7.4时钟相位和延时调节

8.7.5LVDS支持

8.7.6时钟锁定和时钟引擎的时序参数

8.7.7Signa1Tap嵌入式逻辑分析仪

第8节支持IEEEll49.1标准边界扫描

8.8.1一般测试

8.8.2工作条件

8.8.3时序模型

8.8.4配置和操作

第9章可编程器件设计方法

第1节可编程器件设计流程

9.1.1可编程器件的设计流程

9.1.2可编程器件的设计方法

第2节EPLD设计指南

9.2.1时钟

9.2.2清除和置位信号

9.2.3组合输出寄存

9.2.4异步输入

9.2.5竞争状态

9.2.6最小延时

9.2.7加电复位和主复位信号

9.2.8滞留状态

9.2.9扩展项锁存器和触发器

9.2.10小结

第3节EPLD的定时关系

9.3.1引言

9.3.2EPLD内部延时参数

9.3.3交流参数

9.3.4EPLD定时模型

9.3.5计算时间延时

9.3.6示例

9.3.7小结

第4节解决EPLD设计中的时间配合问题

9.4.1引言

9.4.2消除毛刺

9.4.3避免异步计数方式

9.4.4寄存器异步输入信号

9.4.5小结

第5节MAX7000器件的试配设计

9.5.1引言

9.5.2试配原则

9.5.3安放LCELL和SOFT缓冲器

9.5.4编译器错误信息

9.5.5小结

第6节EPLD器件编程故障排除

9.6.1引言

9.6.2编程硬件

9.6.3编程软件

9.6.4校验编程硬件

第7节EPLD器件的功能性故障问题

9.7.1引言

9.7.2排除故障

9.7.3解决定时问题

第8节PID应用技巧

9.8.1选择合适的器件,进行合理的逻辑设计

9.8.2注意定时关系,消除竞争冒险

9.8.3其他技巧

第10章可编程器件的测试和设计验证

第1节可编程器件基准测试方法

第2节可编程器件验证方法

第3节可编程器件测试设备

第4节改进验证和测试方法

第5节设计流程中的组合测试方案

第6节可编程器件质量标准

第11章可编程器件发展趋势

第1节片上系统

11.1.1片上系统概述

11.1.2系统级芯片设计的集成平台方法

11.1.3基于IP模块的片上系统设计技术

11.1.4真正的系统芯片展望

11.1.5单芯片系统设计方法的比较

第2节嵌入式现场可编程单片系统

第3节模拟可编程器件

11.3.1在系统可编程模拟电路的结构

11.3.2PAC的接口电路

11.3.3ispPAC的增益调整方法

第4节混合可编程器件

第5节激光可编程器件

第6节可编程器件技术展望

参考文献