VHDL语言程序设计及应用

第1章VHDL语言概述

1.1硬件描述语言(HDL)

1.1.1HDL语言的产生

1.1.2HDL语言的种类

1.1.3VHDL语言的发展历史

1.2VHDL语言的特点

1.2.1VHDL语言的优点

1.2.2VHDL语言的缺点

1.3VHDL语言的开发流程

1.3.1VHDL语言的开发流程图

1.3.2VHDL语言的开发步骤

本章小结

习题1

第2章VHDL语言程序的元素

2.1VHDL语言的对象

2.1.1常量

2.1.2信号

2.1.3变量

2.1.4文件

2.1.5信号和变量的区别

2.2VHDL语言的数据类型

2.2.1标准定义的数据类型

2.2.2用户定义的数据类型

2.2.3VHDL语言程序中常用的数据类型

2.3VHDL语言的运算符

2.3.1逻辑运算符

2.3.2算术运算符

2.3.3关系运算符

2.3.4并置运算符

2.3.5各个运算符的优先级

2.4VHDL语言的标识符

2.4.1短标识符

2.4.2扩展标识符

2.5VHDL语言的词法单元

2.5.1注释

2.5.2数字

2.5.3字符和字符串

2.5.4位串

本章小结

习题2

第3章VHDL语言程序的结构

3.1VHDL语言程序的结构组成

3.1.1库

3.1.2程序包

3.1.3实体说明

3.1.4结构体

3.1.5配置

3.2实体说明

3.2.1类属参数说明

3.2.2端口说明

3.2.3实体说明

3.3结构体

3.3.1结构体的书写格式

3.3.2结构体的3种描述方式

3.4库

3.4.1库的概念及使用

3.4.2常见的库

3.5程序包

3.5.1程序包的书写结构

3.5.2常见的程序包

本章小结

习题3

第4章VHDL语言结构体的子结构

4.1块语句

4.1.1块语句的书写结构

4.1.2块语句的保护

4.1.3块语句的一个完整实例

4.1.4块语句的嵌套

4.2进程语句

4.2.1进程语句的书写结构

4.2.2进程语句的启动

4.2.3进程语句的同步

4.3子程序1--过程

4.3.1过程的书写结构

4.3.2过程在不同位置的定义

4.3.3过程调用

4.4子程序2--函数

4.4.1函数的书写结构

4.4.2函数在不同位置的定义

4.4.3函数的调用

4.5VHDL语言中的重载

4.5.1重载的概念

4.5.2子程序重载的两种方式

4.5.3运算符重载

本章小结

习题4

第5章VHDL语言的顺序描述语句

5.1信号赋值语句和变量赋值语句

5.2WAIT语句

5.2.1WAITON语句

5.2.2WAITUNTIL语句

5.2.3WAITFOR语句

5.2.4超时等待的处理

5.3IF语句

5.3.1IF语句的书写结构

5.3.2IF_THEN语句

5.3.3IF_THEN_ELSE语句

5.3.4IF_THEN_ELSIF_ELSE语句

5.4CASE语句

5.5LOOP语句

5.5.1FORLOOP语句

5.5.2WHILELOOP语句

5.6跳出循环的语句

5.7RETURN语句

5.8NULL语句

5.9顺序断言语句

5.10REPORT语句

本章小结

习题5

第6章VHDL语言的并行描述语句

6.1进程语句

6.2并行信号赋值语句

6.2.1并发信号赋值语句

6.2.2条件信号赋值语句

6.2.3选择信号赋值语句

6.3并行断言语句

6.4参数传递语句

6.5元件例化语句

6.6生成语句

6.6.1FOR_GENERATE语句

6.6.2IF_GENERATE语句

本章小结

习题6

第7章VHDL语言的预定义属性

7.1值类属性

7.1.1常用数据类型的值类属性

7.1.2数组的值类属性

7.1.3块的值类属性

7.2函数类属性

7.2.1数据类型属性函数

7.2.2数组属性函数

7.2.3信号属性函数

7.3信号类属性

7.3.1属性'delayed[(t)]

7.3.2属性'stable[(t)]

7.4数据类型类属性

7.5数据范围类属性

本章小结

习题7

第8章VHDL语言的配置

8.1默认连接和默认配置

8.1.1默认连接

8.1.2默认配置

8.2元件配置

8.2.1元件的低层配置

8.2.2元件的实体-结构体对配置

8.3块的配置

8.3.1块的低层配置

8.3.2块的实体-结构体对配置

8.4结构体的配置

本章小结

习题8

第9章组合电路的VHDL语言程序设计

9.1基本门电路

9.1.1二输入与门电路

9.1.2其他简单门电路

9.1.3多输入简单门电路

9.1.4三态门电路

9.1.5总线缓冲器

9.2编码器

9.2.1普通编码器

9.2.2优先编码器

9.3译码器

9.3.1变量译码器

9.3.2码制变换译码器

9.4选择器

9.5运算器

9.5.1通用加法器

9.5.2比较器

本章小结

习题9

第10章时序电路的VHDL语言程序设计

10.1触发器

10.1.1D触发器

10.1.2JK触发器

10.1.3T触发器

10.1.4锁存器

10.2寄存器和移位寄存器

10.2.1寄存器

10.2.2串入／串出移位寄存器

10.2.3串入／并出移位寄存器

10.2.4循环移位寄存器

10.3计数器

10.3.1计数器简介

10.3.2二进制同步计数器

10.3.3同步可逆计数器

10.3.4异步计数器

本章小结

习题10

第11章有限状态机

11.1有限状态机的基本概念

11.2有限状态机的基本描述

11.2.1有限状态机的描述方式

11.2.2一个Moore型有限状态机的设计实例

11.3有限状态机的同步和复位

11.3.1输出信号的同步

11.3.2有限状态机的同步复位

11.3.3有限状态机的异步复位

11.4改进的Moore型有限状态机

11.4.1状态作为输出信号

11.4.2并行输出寄存器的译码输出

本章小结

习题11

第12章应用实例--数字密码引爆器的设计

12.1数字密码引爆器的具体功能

12.2顶层模块的VHDL语言程序

12.2.1顶层实体说明的VHDL语言程序

12.2.2顶层结构体的设计及其VHDL语言程序

12.3底层模块的分析及其VHDL语言程序

12.3.1输入消抖同步电路

12.3.2编码电路

12.3.3比较电路

12.3.4预置密码电路

12.3.5计数器选择电路

12.3.6控制指示灯电路

12.3.7分频电路

12.3.8七段显示译码电路

12.3.9其他简单电路

12.4控制器模块的分析及其VHDL语言程序

本章小结

习题12

第13章应用实例--微处理器的设计

第14章XILINXISE5.1i的使用入门

14.1XILINXISE5.1i简介

14.2XILlNXISE5.1i的入门

14.2.1运行ISE5."开发系统

14.2.2创建新的工程

14.2.3HDL方式的源代码输入

14.2.4HDL方式的源代码综合

14.2.5源代码的ImplementDesign和下载文件生成

14.3ISE5.1i的原理图设计输入

14.3.1建立一个原理图输入文件

14.3.2例化计数器模块

14.3.3原理图中的连线操作

14.3.4添加网络名

14.3.5添加输入／输出管脚标记

本章小结

习题14

附录1保留字

附录2标准程序包

附录3一些有用的网址

参考文献