| 作 者： | 瓦伊巴夫·塔拉特 |
| 出版社： | 科学出版社 |
| 丛编项： | |
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| 标 签： | 暂缺 |
| ISBN | 出版时间 | 包装 | 开本 | 页数 | 字数 |
|---|---|---|---|---|---|
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目录
第？1？章 概述 1
1.1 摩尔的预言与现实 2
1.2 ASIC设计与工艺节点的缩减 5
1.3 英特尔处理器的演变 6
1.4 ASIC设计 7
1.5 ASIC设计流程 10
1.6 ASIC/SoC设计的挑战 13
1.7 总结 14
第？2？章 SoC设计 15
2.1 SoC设计 16
2.2 SoC设计流程 17
2.3 SoC原型设计与挑战 20
2.4 总结 21
第？3？章 RTL设计指南 23
3.1 RTL设计指南 24
3.2 RTL设计实际场景 25
3.3 用括号运算符分组 30
3.4 三态总线和三态逻辑 31
3.5 敏感列表不完整 32
3.6 共享公共资源 33
3.7 多时钟域设计 36
3.8 临时变量的赋值顺序 37
3.9 门控时钟 38
3.10 时钟使能 39
3.11 总结 39
第？4？章 RTL设计和验证 41
4.1 SoC的RTL设计策略 42
4.2 SoC的RTL验证策略 43
4.3 设计场景 44
4.4 状态机的优化 47
4.5 复杂设计的RTL设计 49
4.6 顶层RTL设计 50
4.7 总结 50
第？5？章 处理器设计和架构设计 53
5.1 处理器架构和基本参数 54
5.2 处理器功能与架构设计 58
5.3 处理器架构与微架构 59
5.4 RTL设计与综合策略 69
5.5 设计场景 70
5.6 性能提升 77
5.7 在SoC原型设计中处理器的应用 78
5.8 总结 79
第？6？章 SoC设计中的总线和协议 81
6.1 数据传输方案 82
6.2 三态总线 83
6.3 串行总线协议 84
6.4 总线仲裁 87
6.5 设计场景 88
6.6 高密度FPGA结构和总线 94
6.7 单主控AHB 96
6.8 本讨论对SoC原型设计有何帮助？ 97
6.9 总结 97
第？7？章 存储器和存储控制器 99
7.1 存储器 100
7.2 DDR 105
7.3 SRAM控制器和时序约束 106
7.4 SDRAM控制器和时序约束 107
7.5 FPGA设计与存储器 108
7.6 存储器控制器 110
7.7 本讨论对SoC原型设计有何帮助？ 111
7.8 总结 114
第？8？章 DSP算法与视频处理 115
8.1 DSP处理器 116
8.2 DSP算法与实现 117
8.3 DSP处理环境 119
8.4 数字信号处理算法的架构 119
8.5 视频编码器和解码器 121
8.6 本讨论对SoC原型设计有何帮助？ 122
8.7 设计场景 125
8.8 总结 128
第？9？章 ASIC和FPGA综合 129
9.1 设计分区 130
9.2 RTL 综合 131
9.3 设计约束 132
9.4 综合和约束 133
9.5 基于FPGA的SoC原型设计的综合 136
9.6 FPGA和ASIC综合过程中的实际场景 139
9.7 总结 140
第？10？章 静态时序分析 141
10.1 同步电路与时序 142
10.2 亚稳态 143
10.3 亚稳态和多时钟域设计 144
10.4 时序分析 144
10.5 时序收敛 145
10.6 同步设计中的时序路径 147
10.7 时序分析工具应具备的功能 150
10.8 建立时间分析 150
10.9 保持时间分析 153
10.10 时钟的网络延迟 155
10.11 生成时钟 155
10.12 时钟多路复用与假路径 156
10.13 门控时钟 156
10.14 多周期路径 157
10.15 FPGA设计中的时序 157
10.16 FPGA设计中的时序分析 158
10.17 本讨论对SoC原型设计有何帮助？ 159
10.18 总结 160
第？11？章 SoC原型设计 161
11.1 基于FPGA的SoC原型设计 162
11.2 高密度FPGA和原型设计 165
11.3 Xilinx 7系列FPGA 166
11.4 总结 173
第？12？章 SoC原型设计指南 175
12.1 SoC原型设计阶段应遵循的指导原则 176
12.2 对RTL进行修改以使其具有FPGA的等效功能 177
12.3 原型制作过程中的注意事项 179
12.4 单FPGA设计的SoC原型设计指南 182
12.5 多FPGA设计的SoC原型设计指南 186
12.6 原型设计阶段IP使用指南 188
12.7 引脚复用设计指南 189
12.8 IO 多路复用及在原型设计中的应用 189
12.9 使用LVDS进行高速串行数据传输 191
12.10 使用LVDS在并行线上发送时钟信号 191
12.11 使用增量编译流程 191
12.12 总结 192
第？13？章 设计集成与SoC综合 193
13.1 SoC架构 194
13.2 设计分区 194
13.3 设计分区中的挑战 195
13.4 如何克服分区难题？ 198
13.5 设计分区对EDA工具的需求 200
13.6 更好的原型设计综合效果 202
13.7 FPGA设计中的约束与综合 204
13.8 总结 206
第？14？章 互连线延迟和时序 207
14.1 接口与互连 208
14.2 高速数据传输接口 209
14.3 多FPGA通信接口 210
14.4 延迟互连 211
14.5 板级延迟时序 212
14.6 设计接口逻辑时的注意事项 214
14.7 IO规划与约束 215
14.8 IO复用 217
14.9 FPGA的IO端口综合 219
14.10 现代FPGA的IO和接口 219
14.11 本讨论对SoC原型设计有何帮助？ 220
14.12 总结 221
第？15？章 SoC原型设计和调试技巧 223
15.1 SoC设计与考虑因素 224
15.2 选择目标FPGA 225
15.3 SoC原型开发平台 226
15.4 如何降低原型设计的风险？ 227
15.5 原型设计的挑战与对策？ 228
15.6 多FPGA架构与限制因素 229
15.7 Zynq原型板特点 230
15.8 总结236
第？16？章 板级测试 237
16.1 板级启动及需要测试的内容 238
16.2 调试计划与检查清单238
16.3 FPGA板上有哪些不同的问题？ 240
16.4 多FPGA接口的测试 241
16.5 调试逻辑与逻辑分析仪的使用 243
16.6 系统级验证与调试 247
16.7 SoC原型的未来发展 248
16.8 总结 249
附录 251
附录A 常用Synopsys命令 252
附录B Xilinx-7系列 252
附录C Intel FPGA Stratix 10系列 254
