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第1章 Verilog HDL扫盲文
1.1 两种主流HDL语言
1.2 HDL语言的层次
1.3 RTL级和组合逻辑级
1.4 Verilog HDL语言真得那么难掌握
1.5 高级语言和Verilog HDL语言的区别
1.6 什么是Verilog HDL语言的时序
1.7 Verilog HDL的综合语言
1.7.1 reg和wire的尴尬
1.7.2 always@()的多样性
1.7.3 最令人头疼的“一”和“<一”赋值
1.7.4 要慎用的*(乘)、/(除)和%(求余)数学运算符
1.8 不要带着偏见去学习Verilog HDL语言
1.9 单文件主义
1.10 Verilog HDL语言结构简介
1.11 Verilog HDL语言使用规则(方法)简介
1.12 认识RTL级设计
1.13 过渡中,沉住气,朋友
1.14 我眼中的FPGA和Verilog HDL
1.15 总结
第2章 建模基础知识
2.1 顺序操作和并行操作
2.1.1 实验一:永远的流水灯
2.1.2 实验一说明和结论
2.2 并行操作的思维
2.2.1 实验二:闪耀灯和流水灯
2.2.2 实验二说明和结论
2.3 使用Verilog HDL语言不是“编程”是“建模”
2.4 初级建模的资源
2.4.1 实验三:消抖模块之一
2.4.2 实验三说明和结论
2.4.3 实验四:消抖模块之二
2.4.4 实验四说明和结论
2.5 控制模块的尴尬
2.5.1 实验五:SOS信号之一
2.5.2 实验五说明和结论
2.5.3 实验六:SOS信号之二
2.5.4 实验六说明和结论
2.6 总结
第3章 基础建模设计实例
3.1 实验七:数码管电路驱动
3.1.1 实验七设计实现
3.1.2 实验七说明和结论
3.2 实验八:PS2解码
3.2.1 对PS2的简单认识
3.2.2 对编码键盘“键盘码”的简单认识
3.2.3 实验八说明和结论
3.2.4 实验八演示
3.2.5 实验八演示说明和结论
3.3 实验九:VGA驱动
3.3.1 实验九之一:驱动概念
3.3.2 实验九之二:向下兼容概念
3.3.3 实验九之三:点阵概念
3.3.4 实验九之四:图层概念
3.3.5 实验九之五:帧的概念
3.3.6 实验九说明和结论
3.4 实验十:串口模块
3.4.1 实验十之一:串口接收模块
3.4.2 实验十之一演示
3.4.3 实验十之二:串口发送模块
3.4.4 实验十之二演示
3.4.5 实验十说明和结论
……
第4章 仿顺序操作设计实例
第5章 封装(接口建模)设计实例
第6章 系统建模设计实例
参考文献