Verilog HDL高级数字设计

第1章

数字设计方法概论1.1

设计方法简介1.1.1

设计规范1.1.2

设计划分1.1.3

设计输入1.1.4

仿真与功能验证1.1.5

设计整合与验证1.1.6

预综合结束1.1.7

门级综合与工艺映射1.1.8

后综合设计确认1.1.9

后综合定时验证1.1.10

测试生成与故障模拟1.1.11

布局与布线1.1.12

校验物理和电气设计规则1.1.13

提取寄生参量1.1.14

设计结束1.2

IC工艺选择1.3

后续内容概览参考文献第2章

组合逻辑设计回顾2.1

组合逻辑与布尔代数2.1.1

ASIC库单元2.1.2

布尔代数2.1.3

狄摩根定律2.2

布尔代数化简定理2.3

组合逻辑的表示2.3.1

积之和表示法2.3.2

和之积表示法2.4

布尔表达式的化简2.4.1

异或表达式的化简2.4.2

卡诺图（积之和形式）2.4.3

卡诺图（和之积形式）2.4.4

卡诺图与任意项2.4.5

扩展的卡诺图2.5

假信号与冒险2.5.1

静态冒险的消除（积之和形式）2.5.2

小结：消除两级电路中的静态冒险2.5.3

多级电路中的静态冒险2.5.4

小结：消除多级电路中的静态冒险2.5.5

动态冒险2.6

逻辑设计模块2.6.1

与非-或非结构2.6.2

多路复用器2.6.3

多路解复用器2.6.4

编码器2.6.5

优先编码器2.6.6

译码器2.6.7

优先译码器参考文献习题第3章

时序逻辑设计基础3.1

存储单元3.1.1

锁存器3.1.2

透明锁存器3.2

触发器3.2.1

D触发器3.2.2

主从触发器3.2.3

J-K触发器3.2.4

T触发器3.3

总线与三态器件3.4

时序机设计3.5

状态转移图3.6

设计举例：BCD码到余3码转换器3.7

数据传输的串行线码转换器3.7.1

用米利型FSM实现串行线码转换3.7.2

用摩尔型FSM实现串行线码转换3.8

状态化简与等价状态参考文献习题第4章

Verilog逻辑设计介绍4.1

组合逻辑的结构化模型4.1.1

Verilog原语和设计封装4.1.2

Verilog结构化模型4.1.3

模块端口4.1.4

一些语言规则4.1.5

自顶向下的设计和嵌套模块4.1.6

设计层次和源代码结构4.1.7

Verilog矢量4.1.8

结构化连接4.2

逻辑系统，设计验证与测试方法4.2.1

Verilog中的四值逻辑和信号解析4.2.2

测试方法4.2.3

测试平台信号发生器4.2.4

事件驱动仿真4.2.5

测试平台模板4.2.6

有符号数4.3

传播延时4.3.1

惯性延时4.3.2

传播延时4.4

组合与时序逻辑的Verilog真值表模型参考文献习题第5章

用组合与时序逻辑的行为级模型进行逻辑设计5.1

行为建模5.2

行为级建模的数据类型5.3

基于布尔方程的组合逻辑行为级模型5.4

传播延时与连续赋值5.5

Verilog中的锁存器和电平敏感电路5.6

触发器和锁存器的周期性行为模型5.7

周期性行为和边沿检测5.8

行为建模方式的比较5.8.1

连续赋值模型5.8.2

数据流/寄存器传输级模型5.8.3

基于算法的模型5.8.4

端口名称：风格问题5.8.5

用行为级模型仿真5.9

多路复用器，编码器和译码器的行为模型5.10

线性反馈移位寄存器的数据流模型5.11

用重复算法模拟数字机5.11.1

智能复用和参数化模型5.11.2

时钟发生器5.12

多循环操作状态机5.13

包含函数和任务的设计文件：是成果还是愚蠢行为5.13.1

任务5.13.2

函数5.14

行为建模的算法状态机图5.15

算法状态机和数据通道图5.16

计数器，移位寄存器和寄存器组的行为级模型5.16.1

计数器5.16.2

移位寄存器5.16.3

寄存器组和寄存器（存储器）阵列5.17

用于异步信号的去抖动开关，亚稳定性和同步装置5.18

设计实例：键盘扫描器和编码器参考文献习题第6章

组合逻辑与时序逻辑的综合6.1

关于综合的介绍6.1.1

逻辑综合6.1.2

RTL综合6.1.3

高级综合6.2

组合逻辑综合6.2.1

优先级结构的综合6.2.2

使用逻辑无关紧要条件的情况6.2.3

ASIC单元与资源共享6.3

带锁存器的时序逻辑综合6.3.1

锁存器的无意识综合6.3.2

锁存器的有意识综合6.4

三态器件的综合和总线接口6.5

带有触发器的时序逻辑综合6.6

确定状态机的综合6.6.1

BCD码到余3码转换器的综合6.6.2

Mealy型NRZ码到Manchester线性码转换器的综合6.6.3

Moore型NRZ到Manchester线性码的转换器综合6.6.4

序列检测器的综合6.7

寄存器逻辑6.8

状态编码6.9

模糊状态机，寄存器以及计数器的综合6.9.1

模糊状态机6.9.2

计数器综合6.9.3

寄存器综合6.10

复位6.11

门控时钟与时钟使能综合6.12

可预期的综合结果6.12.1

数据类型综合6.12.2

运算符分组6.12.3

表达式替代6.13

循环的综合6.13.1

不带内嵌定时控制的静态循环6.13.2

带内嵌定时控制的静态循环6.13.3

不带内嵌定时控制的非静态循环6.13.4

带内嵌定时控制的非静态循环6.13.5

用状态机替代不可综合的循环6.14

能够避免的设计陷阱6.15

分割与合并：设计划分参考文献习题第7章

数据通路控制器的设计和综合7.1

时序状态机的划分7.2

设计举例：二进制计数器7.3

RISC存储程序状态机的设计和综合7.3.1

RISC

SPM：处理器7.3.2

RISC

SPM：ALU7.3.3

RISC

SPM：控制器7.3.4

RISC

SPM：指令集7.3.5

RISC

SPM：控制器设计7.3.6

RISC

SPM：程序的执行7.4

设计举例：UART7.4.1

UART的操作7.4.2

UART发射机7.4.3

UART接收机参考文献习题第8章

可编程逻辑器件和存储器件8.1

可编程逻辑器件8.2

存储器件8.2.1

只读存储器8.2.2

可编程ROM8.2.3

可擦除ROM8.2.4

基于ROM的组合逻辑实现8.2.5

用于ROM的Verilog系统任务8.2.6

ROM的比较8.2.7

基于ROM的状态机8.2.8

闪存8.2.9

静态随机存取存储器8.2.10

铁电非易失性存储器8.3

可编程逻辑阵列8.3.1

PLA最小化8.3.2

PLA建模8.4

可编程阵列逻辑8.5

PLD的可编程性8.6

复杂可编程逻辑器件8.7

Altera

MAX

CPLD8.7.1

可共享扩展器8.7.2

并行扩展器8.7.3

I/O控制模块8.7.4

对时序的考虑8.7.5

器件资源8.7.6

其他Altera器件系列8.8

Xilinx

XC9500

CPLD系列8.9

现场可编程门阵列8.9.1

FPGA在ASIC市场中的角色8.9.2

FPGA技术8.10

Altera

Flex

FPGA8.11

Altera

Flex

FPGA8.12

Altera

Apex

FPGA8.13

Altera

芯片的可编程性8.14

Xilinx

XC4000

系列FPGA8.14.1

基本结构8.14.2

XC4000可配置逻辑模块8.14.3

专用快速进位和借位逻辑8.14.4

分布式RAM8.14.5

XC4000互连资源8.14.6

XC4000

I/O模块8.14.7

XC4000E和XC4000X系列中的改进8.14.8

Spartan系列中的改进8.15

Xilinx

Spartan

XL

FPGA8.16

Xilinx

Spartan

II

FPGA8.17

Xilinx

Virtex

FPGA8.18

片上系统（SoC）的可嵌入可编程IP内核8.19

基于Verilog的FPGA设计流程8.20

FPGA综合参考文献相关网站习题第9章

数字处理器的结构和算法9.1

算法，嵌套循环程序和数据流图9.2

设计实例：中间色调像素图像转换器9.2.1

中间色调像素图像转换器的最基本设计9.2.2

基于NLP的中间色调像素图像转换器结构9.2.3

基于并发ASMD的中间色调像素图像转换器的结构9.2.4

中间色调像素图像转换器：设计权衡9.2.5

带反馈数据流图的结构9.3

数字滤波器和信号处理器9.3.1

有限冲激响应滤波器（FIR）滤波器9.3.2

数字滤波器设计过程9.3.3

无限冲激响应（IIR）滤波器9.4

建立信号处理器模块9.4.1

积分器9.4.2

微分器9.4.3

抽选与插值滤波器9.5

流水线结构9.5.1

设计实例：流水线型加法器9.5.2

设计实例：流水线型FIR滤波器9.6

环形缓冲器9.7

FIFO以及跨越时钟域的同步问题参考文献习题第10章

算术处理器架构10.1

数的表示方法10.1.1

负整数的有符号数表示10.1.2

负整数的1补表示方法10.1.3

正数和负数的2补表示方法10.1.4

小数的表示10.2

加减法功能单元10.2.1

行波进位加法器10.2.2

超前进位加法器10.2.3

上溢出和下溢出10.3

乘法运算功能单元10.3.1

组合（并行）二进制乘法器10.3.2

时序二进制乘法器10.3.3

时序乘法器设计：层次化分解10.3.4

基于STG的控制器设计10.3.5

基于STG的高效时序二进制乘法器10.3.6

基于ASMD的时序二进制乘法器10.3.7

基于ASMD的高效时序二进制乘法器10.3.8

基于ASMD数据通路和控制器设计的总结10.3.9

精简寄存器时序乘法器10.3.10

隐式状态机二进制乘法器10.3.11

Booth算法时序乘法器10.3.12

比特对编码10.4

有符号二进制数乘法10.4.1

有符号数的乘积：被乘数为负，乘数为正10.4.2

有符号数的乘积：被乘数为正，乘数为负10.4.3

有符号数的乘积：被乘数、乘数均为负10.5

小数乘法10.5.1

有符号小数：被乘数、乘数均为正10.5.2

有符号小数：被乘数为负，乘数为正10.5.3

有符号小数：被乘数为正，乘数为负10.5.4

有符号小数：被乘数、乘数均为负10.6

除法功能单元10.6.1

无符号二进制数的除法10.6.2

无符号二进制数的高效除法10.6.3

精简寄存器时序除法器10.6.4

有符号二进制数（2补）的除法参考文献习题第11章

后综合设计任务11.1

后综合设计验证11.2

后综合定时验证11.2.1

静态定时分析11.2.2

定时指标11.2.3

影响定时的因素11.3

ASIC中定时违反行为的消除11.4

虚假通路11.5

动态敏化通路11.6

定时验证的系统任务11.6.1

定时验证：建立条件11.6.2

定时验证：保持条件11.6.3

定时验证：建立和保持条件11.6.4

定时验证：脉冲宽度限制11.6.5

定时验证：信号时滞限制11.6.6

定时验证：时钟周期11.6.7

定时验证：恢复时间11.7

故障模拟及测试11.7.1

电路缺陷和故障11.7.2

故障检测和测试11.7.3

D标记11.7.4

组合电路的自动测试模板生成11.7.5

故障覆盖和缺陷级别11.7.6

时序电路的测试生成11.8

故障模拟11.8.1

故障压缩11.8.2

串行故障模拟11.8.3

并行故障模拟11.8.4

同时故障模拟11.8.5

随机故障模拟11.9

Verifault-XL故障模拟11.9.1

故障模拟任务11.9.2

用Verifault-XL对故障进行压缩和分级11.9.3

结构故障和行为故障的传播11.9.4

具有Verifault-XL的故障模拟测试平台11.9.5

故障描述器11.10

JTAG端口和可测性设计11.10.1

边界扫描和JTAG端口11.10.2

JTAG操作模式11.10.3

JTAG寄存器11.10.4

JTAG指令11.10.5

TAP结构11.10.6

TAP控制器状态机11.10.7

设计实例：用JTAG进行测试11.10.8

设计实例：内置自测试参考文献习题附录A

Verilog原语附录B

Verilog关键词附录C

Verilog数据类型附录D

Verilog运算符附录E

Backus-Naur形式化语法注释附录F

Verilog语言的形式化语法附录G

Verilog语言的其他特点附录H

触发器和锁存器附录I

Verilog

2001附录J

编程语言接口附录K

相关网站附录L

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