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第1章 引言
第2章 集成电路中的辐射效应
2.1 辐射环境概述
2.2 集成电路中的辐射效应
2.2.1 SEU的分类
2.3 基于SRAM的FPGA的特有影响
第3章 单粒子翻转(SEU)减缓技术
3.1 基于设计的技术
3.1.1 检测技术
3.1.2 减缓技术
3.2 ASIC中SEU减缓技术实例
3.3 FPGA中SEU减缓技术实例
3.3.1 基于反熔丝的FPGA
3.3.2 基于SRAM的FPGA
第4章 结构层SEU减缓技术
第5章 高层SEU减缓技术
5.1 针对FPGA的三模冗余技术
5.2 刷新
第6章 三模冗余(TMR)的健壮性
6.1 测试设计方法
6.2 FPGA位流中的故障注入
6.3 设计布局中翻转的定位
6.3.1 矩阵中位列的位置
6.3.2 矩阵中位行的位置
6.3.3 CLB中位的位置
6.3.4 位分类
6.4 故障注人结果
6.5 “金”片(“Golden”Chip)方法
第7章 TMR微控制器的设计和测试
7.1 面积和性能结果
7.2 TMR8051微控制器辐射的地面测试结果
第8章 减少TMR开销:第一部分
8.1 结合时间冗余的双备份比较
8.2 VHDL描述中的故障注入
8.3 面积和性能
第9章 减少TMR开销:第二部分
9.1 算术类电路的DWC—CED技术
9.1.1 使用基于硬件冗余的CED技术
9.1.2 使用基于时间冗余的CED技术
9.1.3 选择最合适的CED模块
9.1.4 故障覆盖率结果
9.1.5 面积和性能结果
9.2 非算术电路中的DWC-CED设计技术
第10章 总结与展望
缩写词中英文对照
参考文献