FPGA深度解析

FPGA深度解析
作　者： 樊继明 陆锦宏
出版社： 北京航空航天大学出版社
丛编项： 博客藏经阁丛书
版权说明： 本书为出版图书，暂不支持在线阅读，请支持正版图书
标　签： 计算机/网络 软件工程/开发项目管理
ISBN 出版时间 包装 开本 页数 字数
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作者简介

　　樊继明 [网名jimfan]，长期从事数字逻辑设计，有丰富的实践经验，曾经从事过通讯设备ASIC设计以及FPGA原型机开发工作、超声诊断系统设计等工作。陆锦宏，曾就职于中兴通讯微电子研究院，从事过通讯设备算法的ASIC实现、原型机的开发以及广播监视器领域FPGA设计的总体框架以及算法实现等工作。

内容简介

《FPGA深度解析》是一本FPGA开发经验总结式的书籍，以实例讲解的方式详细介绍了FPGA的概念、使用场景及开发流程，对FPGA的芯片架构做了详细说明；同时，对FPGA的开发流程，包括可综合RTL代码的编写及验证、工具的综合及布局布线、静态时序分析等概念做了详细分析。在此基础上，还详细介绍了FPGA常用处理模块的设计，对重要的基础性设计模块，例如异步FIFO、高速SerDes接口以及高速LVDS的接收、抽取滤波器的设计等也进行了深入讲解。《FPGA深度解析》的内容全面、实用，讲解通俗易懂，适合没有形成FPGA设计思想概念但是有一定FPGA开发基础的设计人员或者是对FPGA设计感兴趣的读者参考。

图书目录

第1章FPGA简介1

1.1什么是FPGA1

1.1.1FPGA简述1

1.1.2FPGA与MCU芯片的区别2

1.2FPGA的应用场景2

1.3FPGA现状4

1.4开发FPGA需要的HDL语言5

1.5FPGA设计流程6

1.6一个使用FPGA的经典实例7

小结8

第2章FPGA结构与片上资源9

2.1FPGA主要厂商9

2.2FPGA的结构9

2.3基于LUT的设计方法11

2.4LE与LAB13

2.5全局网络14

2.6可配置I/O17

2.7内部存储资源23

2.8实例：FPGA是如何实现用户设计的24

2.9其他资源25

小结25

第3章可综合设计与仿真验证26

3.1RTL26

3.2可综合设计26

3.2.1整体结构28

3.2.2变量类型、时序逻辑与组合逻辑28

3.2.3运算符和条件语句32

3.2.4例化36

3.2.5parameter与define37

3.3仿真验证37

3.3.1一个最简单的Testbench验证平台实例38

3.3.2带有比对功能和参考模型的验证模型41

3.4与Verilog仿真器有关的一点知识42

小结45

第4章综合、布局与布线46

4.1工作流程46

4.2综合以及优化47

4.2.1综合优化的概念47

4.2.2RTL代码综合优化思想50

4.3布局与布线52

小结59

第5章静态时序分析60

5.1什么叫做静态时序分析60

5.2时序分析模型62

5.2.1时序分析最基础模型62

5.2.2芯片外部输入/输出时序分析模型63

5.3时序分析中的各项参数66

5.3.1概述66

5.3.2时序分析公式的推导68

5.4时序约束文件的编写69

5.5实例：基于Timequest的时序约束和分析76

5.5.1Timequest使用简介76

5.5.2如何阅读时序报告82

小结86

第6章功耗控制87

6.1CMOS门电路简介87

6.2FPGA功耗的构成88

6.3时钟网络及其功耗90

6.4门控时钟93

6.5划分时钟区域95

6.6RAM的时钟使能96

6.7使用双沿触发器98

6.8CMOS导通电流98

6.9减少供电电压99

6.10改变I/O的终端方式100

6.11实例：FPGA低功耗设计101

小结101

第7章跨时钟域传输102

7.1实例：跨时钟域处理102

7.2跨时钟域的亚稳态现象102

7.3亚稳态的多径传输104

7.4两级触发器同步器106

7.5多径与多级寄存器同步链108

7.6组合逻辑信号的同步化109

7.7快时钟域信号的同步化110

7.8多位信号的跨时钟域处理112

7.9实际设计中规划跨时钟方案的重要性116

小结116

第8章复位电路117

8.1复位的用途117

8.2无复位电路118

8.3异步复位119

8.4实例：异步复位测试122

8.5同步复位123

8.6异步复位与同步撤离125

8.7复位网络127

8.8多时钟域复位方案129

小结130

第9章异步FIFO原理及使用131

9.1实例：异步FIFO的应用131

9.2同步FIFO与异步FIFO132

9.3异步FIFO设计思想133

9.4异步FIFO设计中的关键技术135

9.4.1异步FIFO读/写地址采样135

9.4.2FIFO的深度137

9.5异步FIFO逻辑实现代码138

9.5.1信号定义138

9.5.2RTL代码139

9.6异步FIFO的读/写时钟差别对格雷码的影响147

9.7FIFO的应用注意事项148

小结149

第10章高效SDRAM控制器的设计150

10.1SDRAM简介150

10.1.1SDRAM特点及其编址方式150

10.1.2SDRAM原理152

10.2SDRAM时序及操作特性153

10.3实例：高效SDRAM控制器设计158

10.3.1SDRAM控制器的设计思想158

10.3.2SDRAM控制器内部模块设计161

10.3.3SDRAM控制器与SDRAM之间的芯片接口时序问题173

小结175

第11章高速SerDes接口设计176

11.1高速SerDes接口的原理及其系统组成176

11.1.1SerDes概述176

11.1.2Cyclone

IV

GX高速收发器系统框架178

11.1.3高速收发器时钟架构180

11.2高速SerDes接口的电气特性182

11.3动态可重配IP184

11.4实例：高速SerDes接口逻辑设计187

11.4.1设计需求187

11.4.2设计具体实现188

小结204

第12章常用数字信号处理的FPGA实现205

12.1模拟信号与数字信号205

12.2数字信号的定点表示方式206

12.2.1有符号和无符号的表示方法206

12.2.2定点化运算法则208

12.3实例：FFT处理器在FPGA上的实现213

12.3.1FFT基本原理213

12.3.2FFT的信号流图215

12.4FFT在FPGA中的实现218

12.4.1FFT的定点化218

12.4.2FFT的实现细节219

12.5实例：多速率抽取/插值滤波器在FPGA上的实现222

12.5.1多速率抽取滤波器的优化电路222

12.5.2多速率抽取滤波器的实现223

小结226

第13章高速LVDS信号的接收227

13.1什么是LVDS信号227

13.2实例：使用FPGA接收LVDS信号228

13.3采用input

delay约束保证源同步接收的正确性230

13.3.1源同步输入时序分析230

13.3.2使用input

delay约束实现时序收敛232

13.4使用iserdes及调整采样时钟方式来接收高速LVDS信号235

13.4.1使用iserdes和idelay部件来接收高速LVDS信号的电路235

13.4.2具体实现结构237

小结245

第14章布局布线失败怎么办246

14.1布局布线失败246

14.2找到设计的hot

spot247

14.3解决布线拥塞问题248

小结256

参考文献257