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第1章 引言
1.1 设计描述
1.2 抽象层次
1.3 设计流程
1.4 CAD工具
1.5 典型的设计流程
1.6 引导图
1.7 本章小结
1.8 参考文献
1.9 习题
第2章 数据的类型与表示
2.1 定位数制
2.2 八进制和十六进制数
2.3 数制转换
2.4 进制数的加法与减法
2.5 负数的表示
2.6 二进制补码的加法和减法
2.7 二进制乘法
2.8 二进制除法
2.9 浮点数
2.10 十进制数的二进制码
2.11 字符码
2.12 检错和纠错码
2.13 汉明码
2.14 本章小结
2.15 参考文献
2.16 习题
第3章 布尔代数与逻辑设计
3.1 代数的性质
3.2 布尔代数的公理化定义
3.3 布尔代数的基本定理
3.4 布尔函数
3.5 正则形式
3.6 标准形式
3.7 其他逻辑运算
3.8 数字逻辑门
3.9 多输入和多算子的扩展
3.10 门的实现
3.11 VLSI技术
3.12 本章小结
3.13 参考文献
3.14 习题
第4章 布尔函数的化简
4.1 图表示法
4.2 化简的卡诺图法
4.3 不确定状态
4.4 制表法
4.5 门阵列的技术映射
4.6 定制库的技术映射
4.7 无险象设计
4.8 本章小结
4.9 参考文献
4.10 习题
第5章 组合元件
5.1 行波进位加法器
5.2 超前进位加法器
5.3 加法器/减法器
5.4 逻辑单元
5.5 算术逻辑单元
5.6 译码器
5.7 选择器
5.8 总线
5.9 优先编码器
5.10 比较器
5.11 移位器和循环移位器
5.12 只读存储器
5.13 可编程逻辑阵列
5.14 本章小结
5.15 参考文献
5.16 习题
第6章 时序逻辑
6.1 SR锁存器
6.2 门控SR锁存器
6.3 门控D锁存器
6.4 触发器
6.5 触发器类型
6.6 时序逻辑的分析
6.7 有限状态机模型
6.8 时序逻辑的综合
6.9 FSM模型的获得
6.10 状态化简
6.11 状态编码
6.12 记忆元件的选择
6.13 优化和时序
6.14 本章小结
6.15 参考文献
6.16 习题
第7章 存储器件
7.1 寄存器
7.2 移位寄存器
7.3 计数器
7.4 十进制(BCD)计数器
7.5 异步计数器
7.6 寄存器文件
7.7 随机存取器
7.8 下推栈
7.9 先进先出队列
7.10 简单数据通路
7.11 通用数据通路
7.12 控制单元的设计
7.13 本章小结
7.14 参考文献
7.15 习题
第8章 寄存器传输级设计
8.1 设计模型
8.2 FSMD定义
8.3 算法状态机图
8.4 利用ASM图进行综合
8.5 寄存器共享(变量合并)
8.6 功能单元共享(算子合并)
8.7 总线共享(连线合并)
8.8 寄存器合并
8.9 链接和多循环
8.10 功能单元流水线
8.11 数据通路流水线
8.12 控制流水线
8.13 进程安排
8.14 本章小结
8.15 参考文献
8.16 习题
第9章 处理器设计
9.1 指令集
9.2 寻址方式
9.3 处理器设计
9.4 指令集设计
9.5 CISC设计
9.6 精简指令集
9.7 RISC设计
9.8 数据预取
9.9 分支预测
9.10 本章小结
9.11 参考文献
9.12 习题
附录A 实验室实验