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第1章 Vivado设计套件
1.1 单一的、共享的、可扩展的数据模型
1.2 标准化XDC约束文件-SDC
1.3 多维度解析布局器
1.4 lP封装器、集成器和目录
1.5 Vivado HLS把ESL带入主流
1.6 其他特性
1.6.1 快速的时序收敛
1.6.2 提高器件利用率
1.6.3 增量设计技术
1.6.4 Tcl特性
1.7 Vivado按键流程执行设计项目
1.7.1 KC705开发板实现计数器
1.7.2 在Nexys4开发板实现计数器
第2章 7系列FPGA架构和特性
2.1 7系列结构特点
2.1.1 采用统一的7系列架构
2.1.2 高性能和低功耗结合的工艺
2.2 扩展7系列的UltraScale架构
2.3 可配置逻辑模块CLB
2.3.1 Slice的结构和功能
2.3.2 SliceM配置为SRL
2.3.3 SliceM配置为分布式RAM
2.4 7系列专用模块：BlockRAM/FIFO和DSP模块
2.4.1 BlockRAM/FIFO
2.4.2 DSP模块
2.4.3 110模块
2.4.4 时钟资源
2.5 由RTL代码推论实验
2.5.1 计数器程序
2.5.2 实验结果
第3章 创建设计项目
3.1 wave_gen设计概述
3.2 启动Vivado
3.3 仿真设计
3.3.1 添加仿真需要的信号
3.3.2 运行仿真和分析仿真结果
3.4 利用时钟向导配置时钟子系统
3.5 产生lP集成器子系统设计
3.5.1 产生lP集成器模块设计
3.5.2 定制lP
3.5.3 完成子系统设计
3.5.4 产生lP输出产品
3.5.5 例示lP到设计中
第4章 RTL级分析和设计网表文件
4.1 网表文件
4.1.1 设计项目数据库
4.1.2 网表文件
4.1.3 推演的设计网表文件
4.1.4 综合的设计网表文件
4.1.5 实现的设计网表文件
4.2 RTL设计分析
4.2.1 RTL网表文件
4.2.2 RTL设计规则校验
4.2.3 浏览设计的层次
4.2.4 平面规划布图
4.2.5 时钟规划布图
4.3 网表文件的设计对象
4.3.1 通过get_*命令来寻找网表中的对象
4.3.2 设计层次
4.3.3 pin的层次与名称
4.3.4 层次展平化
……
第5章 设计综合和基本时序约束
第6章 设计实现与静态时序分析
第7章 Tcl命令设计项目
第8章 同步设计技术
第9章 HDL编码技巧
第10章 时序收敛
第11章 硬件诊断
第12章 VivadoHLS
第13章 嵌入式系统Zynq设计
